俄勒岡州威爾遜維爾2015年4月20日電 /美通社/ --  Mentor Graphics公司（納斯達克代碼：MENT ）今天宣布，TSMC和Mentor Graphics已經(jīng)達到在 10nm EDA認證合作的第一個里程碑。 Calibre® 實體驗證和可制造性設計 (DFM) 平臺以及 Analog FastSPICE? (AFS?) 電路驗證平臺（包括AFS Mega）已由TSMC依據(jù)最新版本的10nm設計規(guī)則和 SPICE模型認證。經(jīng)TSMC驗證的Olympus-SoC? 數(shù)字設計平臺已依據(jù)10nm制程要求補強新工具功能，同時，全芯片等級的認證工作也正進行中。除10nm外，Mentor 同時還完成了Calibre、Olympus-SoC和AFS平臺的16FF+ 1.0版本認證。這讓設計人員及時取得獲臺積電認可、有著極佳效能及精準度的最新制程簽核用技術文件。

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“我們與Mentor Graphics的長期合作使我們在技術開發(fā)的最初階段便緊密合作，這樣一來，我們可以在推出新制程產(chǎn)品的同時為我們的客戶提供隨時可以運用到量產(chǎn)中的設計套件和軟件。”TSMC設計基礎架構營銷部高級總監(jiān)Suk Lee說道。

“Mentor 的設計解決方案成功地符合TSMC 10nm FinFET技術在精確度和兼容性方面的要求，讓客戶以準確的驗證解決方案進行設計。”

Analog FastSPICE平臺為奈米模擬、RF、混合信號、內存和客制數(shù)字電路提供了快速的電路驗證。對于大型電路，AFS平臺還提供高容量及快速的混合信號仿真。對于嵌入式 SRAM 和其他基于數(shù)組的電路，AFS Mega提供高度精確的模擬結果。

由于電路可靠度仍是眾所矚目，Mentor和TSMC對10nm Calibre PERC?產(chǎn)品進行改善，從而確保設計和IP 開發(fā)團隊有可靠的驗證解決方案來識別電氣錯誤來源。此外，Calibre xACT? 參數(shù)抽取套件包括可提供結果更為精確的最新模型，從而實現(xiàn)10nm在精確度方面更為嚴格的要求。

對于TSMC 16FF+ 1.0 Calibre設計套件版本發(fā)布，Calibre團隊與TSMC通力合作，使DRC 的性能平均提升了30%。除此之外，TSMC和Mentor發(fā)布了新的填充使用模型，模型將強化可一次性成功的填充運行，從而使ECO更改更加簡單、快速。這一全新的填充方法還將在后填充驗證過程中，幫助確保一致的周期時間。  

“由于Mentor和TSMC在新制程節(jié)點設計規(guī)則開發(fā)的最初階段便合作，我們和TSMC 都明白有那些新的設計及驗證挑戰(zhàn)，”Mentor Graphics公司Design to Silicon 事業(yè)部副總裁兼總經(jīng)理Joseph Sawicki說道。“這使得我們有能力可以為生態(tài)系統(tǒng)早期用戶提供先進的功能，并隨著新制程朝全量產(chǎn)狀態(tài)發(fā)展而繼續(xù)優(yōu)化性能。”